Prasath R Arun (163 results)

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Paperback. Condition: Brand New. 80 pages. 8.66x5.91x0.19 inches. In Stock.

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Taschenbuch. Condition: Neu. Neuware -The inter-subsystem communication structure can be optimized at the beginning of the design process by using simulation models at three different abstraction levels. Some design loop cases can be avoided by using this exploration method. With the Motion-JPEG case study, and illustrate the whole communication exploration process step by step. From experimental results, it show that compared with the cycle accurate simulation, the inter subsystem communication can be well optimized and evaluated at higher abstraction levels. In this project, a solution for a classification problem that is used for optimized packet assignment to different data paths within a network processor System-on-Chip (SoC). Based on a specification of the usage case for our classifier it derive Heterogeneous Decision Graph Algorithm (HDGA), a heuristic approach to construct a decision tree classifier that integrates external lookup results for certain types of rules. Evaluated various parameters for optimizing the proposed decision tree and present simulation results to show the scalability of HDGA for typical problem sizes. This project is concluded with the results of an implementation on our FPGA Platform.Books on Demand GmbH, Überseering 33, 22297 Hamburg 76 pp. Englisch.

Taschenbuch. Condition: Neu. Neuware -The RST processor allocation method for MPSoCs with single-ISA heterogeneous multi-core architecture, which is considered to be a promising platform for developing MPSoCs. The goal of the proposed method is to end a proper processor allocation and task mapping configuration such that the target workload's execution time is optimized while the given resource/area constrain is met. Since the solution space of the target synthesis problem grows exponentially with the number of tasks in the target workload, and the number of cores, we proposed a heuristic-based method that rst decides the groups of tasks that should be mapped to the same processor, and then perform processor allocation and task mapping. The experimental results show that, theproposed method effectively reduced the solution space, and synthesized a good quality configuration in a reasonable time. Under the same area constraint, the results synthesized by our method achieved up to 8.25% of performance improvement over the performance of the system with all simple cores, which provide the maximum execution parallelism in the system.Books on Demand GmbH, Überseering 33, 22297 Hamburg 80 pp. Englisch.

Taschenbuch. Condition: Neu. Neuware -3D stacking of logic and memory devices is essential to keep the Moore¿s law ticking. In 3D integration, memory devices can be stacked on the top of processors. TSV based 3D memory architecture enables the reuse of logic dies with multiple memory layers. Conventional 3D memory suffer from speed, power and yield overhead due to large parasitic load of TSV and cross layer PVT variations. In order to overcome these limitations, this paper the physical design of a semi master-slave (SMS) architecture of 3D SRAM which provides a constant-load logic-SRAM interface across various stacked layers and high tolerance for variations in cross-layer PVT is introduced. The SMS scheme is combined with self-timed differential-TSV (STDT) employing a TSV-load tracking scheme to achieve small TSV voltage swing for suppressing power and speed overheads of cross-layer TSV signal communication resulting from large TSV parasitic loads in UMCP designs with scalable stacked layers and wide IO. This provides a universal memory capacity platform.Books on Demand GmbH, Überseering 33, 22297 Hamburg 68 pp. Englisch.

Taschenbuch. Condition: Neu. Neuware -In this system, there is presented a new class of hybrid AHt-MPSoC architecture in which hardware accelerators are shared between processors in such a way that to reduce system cost and increase performance. A novel hybrid memory scheme is proposed by this scheme is assessed through extensive simulation to show significant improvements in performance. Hybrid Asymmetric heterogeneous MPSoC architecture consists of a Static Random Access Memory (SRAM) and an embedded Dynamic Random Access Memory (eDRAM) cell in association to Hardware Accelerator (HWA) shared methodology to determine the common computational tasks in between the concurrent tasks of application. An experimental result shows that the proposed hybrid AHt-MPSoC system power consumption reduced from the existing system and their area/performance tradeoffs evaluated very quickly.Books on Demand GmbH, Überseering 33, 22297 Hamburg 68 pp. Englisch.

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Taschenbuch. Condition: Neu. Performance Evaluation of 3D SRAM Architecture using Coaxial TSV | Research Perspective | R. Arun Prasath (u. a.) | Taschenbuch | 68 S. | Englisch | 2015 | LAP Lambert Academic Publishing | EAN 9783659746499 | Verantwortliche Person für die EU: BoD - Books on Demand, In de Tarpen 42, 22848 Norderstedt, info[at]bod[dot]de | Anbieter: preigu.

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Taschenbuch. Condition: Neu. MPSoCs with single-ISA heterogeneous multi-core architecture | Research Perspective | R. Arun Prasath (u. a.) | Taschenbuch | 80 S. | Englisch | 2019 | LAP LAMBERT Academic Publishing | EAN 9786139474158 | Verantwortliche Person für die EU: BoD - Books on Demand, In de Tarpen 42, 22848 Norderstedt, info[at]bod[dot]de | Anbieter: preigu.

Taschenbuch. Condition: Neu. Performance and Analysis of Task Out-of-Order Execution in MPSoCs | Research Perspective | Arun Prasath R (u. a.) | Taschenbuch | 76 S. | Englisch | 2016 | LAP LAMBERT Academic Publishing | EAN 9783659827594 | Verantwortliche Person für die EU: BoD - Books on Demand, In de Tarpen 42, 22848 Norderstedt, info[at]bod[dot]de | Anbieter: preigu.

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Taschenbuch. Condition: Neu. Shared Hardware Accelerator for Hybrid AHt-MPSoC Architecture | Research Perspective | R. Arun Prasath (u. a.) | Taschenbuch | 68 S. | Englisch | 2019 | LAP LAMBERT Academic Publishing | EAN 9786139463121 | Verantwortliche Person für die EU: BoD - Books on Demand, In de Tarpen 42, 22848 Norderstedt, info[at]bod[dot]de | Anbieter: preigu.

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Taschenbuch. Condition: Neu. Neuware -El método de asignación de procesadores RST para MPSoCs con arquitectura multinúcleo heterogénea single-ISA, que se considera una plataforma prometedora para el desarrollo de MPSoCs. El objetivo del método propuesto es conseguir una asignación de procesadores y una configuración de mapeo de tareas adecuadas, de forma que se optimice el tiempo de ejecución de la carga de trabajo objetivo y se cumplan las restricciones de recursos/área dadas. Dado que el espacio de soluciones del problema de síntesis del objetivo crece exponencialmente con el número de tareas de la carga de trabajo objetivo y el número de núcleos, propusimos un método basado en la heurística que primero decide los grupos de tareas que deben asignarse al mismo procesador y luego realiza la asignación de procesadores y el mapeo de tareas. Los resultados experimentales muestran que el método propuesto reduce eficazmente el espacio de soluciones y sintetiza una configuración de buena calidad en un tiempo razonable. Bajo la misma restricción de área, los resultados sintetizados por nuestro método alcanzaron hasta un 8,25% de mejora en el rendimiento sobre el rendimiento del sistema con todos los núcleos simples, que proporcionan el máximo paralelismo de ejecución en el sistema.Books on Demand GmbH, Überseering 33, 22297 Hamburg 64 pp. Spanisch.

Taschenbuch. Condition: Neu. Neuware -En este sistema, se presenta una nueva clase de arquitectura híbrida AHt-MPSoC en la que los aceleradores de hardware se comparten entre los procesadores de forma que se reduce el coste del sistema y se aumenta el rendimiento. Se propone un novedoso esquema de memoria híbrida que se evalúa a través de una extensa simulación para mostrar mejoras significativas en el rendimiento. La arquitectura MPSoC heterogénea asimétrica híbrida consiste en una célula de memoria estática de acceso aleatorio (SRAM) y una memoria dinámica de acceso aleatorio integrada (eDRAM) en asociación con la metodología del acelerador de hardware (HWA) compartido para determinar las tareas computacionales comunes entre las tareas concurrentes de la aplicación. Los resultados experimentales muestran que el sistema híbrido AHt-MPSoC propuesto reduce el consumo de energía con respecto al sistema existente y sus compensaciones de área/rendimiento se evalúan muy rápidamente.Books on Demand GmbH, Überseering 33, 22297 Hamburg 68 pp. Spanisch.

Taschenbuch. Condition: Neu. Neuware -La estructura de comunicación entre subsistemas puede optimizarse al principio del proceso de diseño utilizando modelos de simulación en tres niveles de abstracción diferentes. Este método de exploración permite evitar algunos bucles de diseño. Con el estudio del caso Motion-JPEG, se ilustra paso a paso todo el proceso de exploración de la comunicación. A partir de los resultados experimentales, se demuestra que, en comparación con la simulación precisa del ciclo, la comunicación entre subsistemas puede optimizarse y evaluarse correctamente a niveles de abstracción superiores. En este proyecto, una solución para un problema de clasificación que se utiliza para la asignación optimizada de paquetes a diferentes rutas de datos dentro de un procesador de red System-on-Chip (SoC). Basándose en una especificación del caso de uso para nuestro clasificador, derivó Heterogeneous Decision Graph Algorithm (HDGA), un enfoque heurístico para construir un clasificador de árbol de decisión que integra resultados de búsqueda externos para ciertos tipos de reglas. Se evalúan varios parámetros para optimizar el árbol de decisión propuesto y se presentan resultados de simulación para mostrar la escalabilidad de HDGA para tamaños de problema típicos. Este proyecto concluye con los resultados de una implementación en nuestra plataforma FPGA.Books on Demand GmbH, Überseering 33, 22297 Hamburg 64 pp. Spanisch.

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Taschenbuch. Condition: Neu. Neuware -La méthode d'allocation de processeur RST pour les MPSoCs avec architecture multic¿ur hétérogène single-ISA, qui est considérée comme une plateforme prometteuse pour le développement des MPSoCs. L'objectif de la méthode proposée est d'aboutir à une allocation de processeur appropriée et à une configuration de mappage de tâches telle que le temps d'exécution de la charge de travail cible soit optimisé tout en respectant les contraintes de ressources et d'espace données. Étant donné que l'espace de solution du problème de synthèse cible croît de manière exponentielle avec le nombre de tâches dans la charge de travail cible et le nombre de c¿urs, nous avons proposé une méthode heuristique qui détermine d'abord les groupes de tâches qui doivent être mappés sur le même processeur, puis effectue l'allocation du processeur et le mappage des tâches. Les résultats expérimentaux montrent que la méthode proposée réduit efficacement l'espace de solution, et synthétise une configuration de bonne qualité en un temps raisonnable. Sous la même contrainte d'espace, les résultats synthétisés par notre méthode ont atteint jusqu'à 8,25% d'amélioration de performance par rapport à la performance du système avec tous les c¿urs simples, qui fournissent le parallélisme d'exécution maximum dans le système.Books on Demand GmbH, Überseering 33, 22297 Hamburg 64 pp. Französisch.

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Taschenbuch. Condition: Neu. Neuware -La structure de communication inter-sous-systèmes peut être optimisée au début du processus de conception en utilisant des modèles de simulation à trois niveaux d'abstraction différents. Cette méthode d'exploration permet d'éviter certains cas de boucles de conception. Avec l'étude de cas Motion-JPEG, nous illustrons l'ensemble du processus d'exploration de la communication étape par étape. Les résultats expérimentaux montrent que, par rapport à la simulation précise du cycle, la communication inter-systèmes peut être bien optimisée et évaluée à des niveaux d'abstraction plus élevés. Dans ce projet, une solution pour un problème de classification est utilisée pour optimiser l'affectation des paquets à différents chemins de données au sein d'un système sur puce (SoC) de processeur de réseau. Sur la base d'une spécification du cas d'utilisation de notre classificateur, il dérive l'algorithme de graphe de décision hétérogène (HDGA), une approche heuristique pour construire un classificateur d'arbre de décision qui intègre des résultats de recherche externes pour certains types de règles. Évaluation de divers paramètres pour optimiser l'arbre de décision proposé et présentation de résultats de simulation pour montrer l'évolutivité de l'HDGA pour des tailles de problèmes typiques. Ce projet se termine par les résultats d'une implémentation sur notre plateforme FPGA.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 64 pp. Französisch.