Yogeshkumar Parmar (30 results)

Condition: New.

Taschenbuch. Condition: Neu. Reduction of Test Time During Design for Testability | ASIC Design | Yogeshkumar Parmar (u. a.) | Taschenbuch | Englisch | 2021 | LAP LAMBERT Academic Publishing | EAN 9786204731940 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.

Kartoniert / Broschiert. Condition: New.

Taschenbuch. Condition: Neu. Reducción del tiempo de prueba durante el diseño para la comprobabilidad | Diseño de ASIC | Yogeshkumar Parmar (u. a.) | Taschenbuch | Spanisch | 2022 | Ediciones Nuestro Conocimiento | EAN 9786204420202 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.

Kartoniert / Broschiert. Condition: New.

Taschenbuch. Condition: Neu. Réduction du temps de test pendant la conception pour la testabilité | Conception ASIC | Yogeshkumar Parmar (u. a.) | Taschenbuch | Französisch | 2022 | Editions Notre Savoir | EAN 9786204420226 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.

Condition: New.

Kartoniert / Broschiert. Condition: New.

Taschenbuch. Condition: Neu. Riduzione del tempo di prova durante la progettazione per la testabilità | Progettazione ASIC | Yogeshkumar Parmar (u. a.) | Taschenbuch | Italienisch | 2022 | Edizioni Sapienza | EAN 9786204420233 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.

Taschenbuch. Condition: Neu. Redução do tempo de teste durante a concepção para a Testabilidade | Desenho ASIC | Yogeshkumar Parmar (u. a.) | Taschenbuch | Portugiesisch | 2022 | Edições Nosso Conhecimento | EAN 9786204420158 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.

Taschenbuch. Condition: Neu. Reduzierung der Testzeit während des Designs für Testbarkeit | ASIC-Entwurf | Yogeshkumar Parmar (u. a.) | Taschenbuch | 56 S. | Deutsch | 2022 | Verlag Unser Wissen | EAN 9786204420172 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.

Taschenbuch. Condition: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -As VLSI technology is continuously shrinking to lower technology nodes we need efficient technique for testing. Now, reliability and testability both are the important parameters in today's VLSI design. Reducing the testing time is major challenge in scan based DFT (or test) the sequence that, when applied to a digital circuit, it will enables automatic test equipment to distinguish between the correct circuit behavior and the faulty circuit behavior caused by defects. Now, ATE machines are very expensive machine i.e. (i) more number of test patterns will take more time to execute and that result in more cost. (ii) more data architecture for cost-effective test. So, more pattern volume will require more storage capacity. Larger pattern volume need more time for scan operation in DUT also. DFT Compiler from Synopsys is used to generate the verified scan design. ATPG tool generate vectors that can detect volume needed more memory to store, that will result in more cost. The ATPG tool generates a statistics report later that tells us fault category information that we have to interpret to debug coverage problems. Test-time improvement by reordering the scan cells as is main focus. 56 pp. Englisch.

Taschenbuch. Condition: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Dado que la tecnología VLSI se está reduciendo continuamente a nodos tecnológicos más bajos, necesitamos una técnica eficiente para las pruebas. Actualmente, la fiabilidad y la capacidad de prueba son parámetros importantes en el diseño VLSI actual. Reducir el tiempo de prueba es el mayor desafío en la DFT (o prueba) basada en el escaneo, la secuencia que, cuando se aplica a un circuito digital, permitirá a los equipos de prueba automática distinguir entre el comportamiento correcto del circuito y el comportamiento defectuoso del circuito causado por los defectos. Ahora bien, los equipos ATE son máquinas muy caras, es decir, (i) un mayor número de patrones de prueba tardará más tiempo en ejecutarse y eso se traduce en un mayor coste. (ii) más arquitectura de datos para una prueba rentable. Por lo tanto, un mayor volumen de patrones requerirá una mayor capacidad de almacenamiento. Un mayor volumen de patrones también requiere más tiempo para la operación de escaneo en el DUT. El compilador DFT de Synopsys se utiliza para generar el diseño de escaneo verificado. La herramienta ATPG genera vectores que pueden detectar el volumen que necesita más memoria para ser almacenado, lo que supondrá un mayor coste. La herramienta ATPG genera un informe estadístico posterior que nos indica la información de la categoría de fallo que tenemos que interpretar para depurar los problemas de cobertura. La mejora del tiempo de prueba mediante la reordenación de las celdas de escaneo es el objetivo principal. 56 pp. Spanisch.

Taschenbuch. Condition: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Comme la technologie VLSI se réduit continuellement à des noeuds technologiques inférieurs, nous avons besoin de techniques de test efficaces. Aujourd'hui, la fiabilité et la testabilité sont deux paramètres importants dans la conception VLSI. La réduction du temps de test est un défi majeur pour le DFT (ou test) basé sur le balayage, la séquence qui, lorsqu'elle est appliquée à un circuit numérique, permet à l'équipement de test automatique de distinguer le comportement correct du circuit du comportement défectueux du circuit causé par des défauts. Aujourd'hui, les machines ATE sont des machines très coûteuses, c'est-à-dire que (i) plus le nombre de motifs de test est élevé, plus le temps d'exécution est long, ce qui entraîne une augmentation des coûts. (ii) plus d'architecture de données pour un test rentable. Ainsi, un plus grand volume de motifs nécessitera une plus grande capacité de stockage. Un volume de motifs plus important nécessite également plus de temps pour l'opération de balayage dans l'objet sous test. Le compilateur DFT de Synopsys est utilisé pour générer le modèle de balayage vérifié. L'outil ATPG génère des vecteurs qui peuvent détecter le volume nécessitant plus de mémoire pour le stocker, ce qui entraînera un coût plus élevé. L'outil ATPG génère ensuite un rapport statistique qui nous donne des informations sur les catégories de défauts que nous devons interpréter pour déboguer les problèmes de couverture. L'amélioration du temps de test en réorganisant les cellules de balayage est le principal objectif. 60 pp. Französisch.

Taschenbuch. Condition: Neu. This item is printed on demand - Print on Demand Titel. Neuware -As VLSI technology is continuously shrinking to lower technology nodes we need efficient technique for testing. Now, reliability and testability both are the important parameters in today's VLSI design. Reducing the testing time is major challenge in scan based DFT (or test) the sequence that, when applied to a digital circuit, it will enables automatic test equipment to distinguish between the correct circuit behavior and the faulty circuit behavior caused by defects. Now, ATE machines are very expensive machine i.e. (i) more number of test patterns will take more time to execute and that result in more cost. (ii) more data architecture for cost-effective test. So, more pattern volume will require more storage capacity. Larger pattern volume need more time for scan operation in DUT also. DFT Compiler from Synopsys is used to generate the verified scan design. ATPG tool generate vectors that can detect volume needed more memory to store, that will result in more cost. The ATPG tool generates a statistics report later that tells us fault category information that we have to interpret to debug coverage problems. Test-time improvement by reordering the scan cells as is main focus.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 56 pp. Englisch.

Taschenbuch. Condition: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - As VLSI technology is continuously shrinking to lower technology nodes we need efficient technique for testing. Now, reliability and testability both are the important parameters in today's VLSI design. Reducing the testing time is major challenge in scan based DFT (or test) the sequence that, when applied to a digital circuit, it will enables automatic test equipment to distinguish between the correct circuit behavior and the faulty circuit behavior caused by defects. Now, ATE machines are very expensive machine i.e. (i) more number of test patterns will take more time to execute and that result in more cost. (ii) more data architecture for cost-effective test. So, more pattern volume will require more storage capacity. Larger pattern volume need more time for scan operation in DUT also. DFT Compiler from Synopsys is used to generate the verified scan design. ATPG tool generate vectors that can detect volume needed more memory to store, that will result in more cost. The ATPG tool generates a statistics report later that tells us fault category information that we have to interpret to debug coverage problems. Test-time improvement by reordering the scan cells as is main focus.

Taschenbuch. Condition: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Dado que la tecnología VLSI se está reduciendo continuamente a nodos tecnológicos más bajos, necesitamos una técnica eficiente para las pruebas. Actualmente, la fiabilidad y la capacidad de prueba son parámetros importantes en el diseño VLSI actual. Reducir el tiempo de prueba es el mayor desafío en la DFT (o prueba) basada en el escaneo, la secuencia que, cuando se aplica a un circuito digital, permitirá a los equipos de prueba automática distinguir entre el comportamiento correcto del circuito y el comportamiento defectuoso del circuito causado por los defectos. Ahora bien, los equipos ATE son máquinas muy caras, es decir, (i) un mayor número de patrones de prueba tardará más tiempo en ejecutarse y eso se traduce en un mayor coste. (ii) más arquitectura de datos para una prueba rentable. Por lo tanto, un mayor volumen de patrones requerirá una mayor capacidad de almacenamiento. Un mayor volumen de patrones también requiere más tiempo para la operación de escaneo en el DUT. El compilador DFT de Synopsys se utiliza para generar el diseño de escaneo verificado. La herramienta ATPG genera vectores que pueden detectar el volumen que necesita más memoria para ser almacenado, lo que supondrá un mayor coste. La herramienta ATPG genera un informe estadístico posterior que nos indica la información de la categoría de fallo que tenemos que interpretar para depurar los problemas de cobertura. La mejora del tiempo de prueba mediante la reordenación de las celdas de escaneo es el objetivo principal.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 56 pp. Spanisch.

Taschenbuch. Condition: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Dado que la tecnología VLSI se está reduciendo continuamente a nodos tecnológicos más bajos, necesitamos una técnica eficiente para las pruebas. Actualmente, la fiabilidad y la capacidad de prueba son parámetros importantes en el diseño VLSI actual. Reducir el tiempo de prueba es el mayor desafío en la DFT (o prueba) basada en el escaneo, la secuencia que, cuando se aplica a un circuito digital, permitirá a los equipos de prueba automática distinguir entre el comportamiento correcto del circuito y el comportamiento defectuoso del circuito causado por los defectos. Ahora bien, los equipos ATE son máquinas muy caras, es decir, (i) un mayor número de patrones de prueba tardará más tiempo en ejecutarse y eso se traduce en un mayor coste. (ii) más arquitectura de datos para una prueba rentable. Por lo tanto, un mayor volumen de patrones requerirá una mayor capacidad de almacenamiento. Un mayor volumen de patrones también requiere más tiempo para la operación de escaneo en el DUT. El compilador DFT de Synopsys se utiliza para generar el diseño de escaneo verificado. La herramienta ATPG genera vectores que pueden detectar el volumen que necesita más memoria para ser almacenado, lo que supondrá un mayor coste. La herramienta ATPG genera un informe estadístico posterior que nos indica la información de la categoría de fallo que tenemos que interpretar para depurar los problemas de cobertura. La mejora del tiempo de prueba mediante la reordenación de las celdas de escaneo es el objetivo principal.

Taschenbuch. Condition: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Poiché la tecnologia VLSI si sta continuamente riducendo a nodi tecnologici più bassi, abbiamo bisogno di una tecnica efficiente per i test. Ora, l'affidabilità e la testabilità sono entrambi parametri importanti nella progettazione VLSI di oggi. Ridurre il tempo di test è la sfida principale in scan based DFT (o test) la sequenza che, quando applicata a un circuito digitale, permetterà alle apparecchiature di test automatico di distinguere tra il comportamento corretto del circuito e quello difettoso causato dai difetti. Ora, le macchine ATE sono macchine molto costose, cioè (i) un numero maggiore di modelli di test richiederà più tempo per essere eseguito e questo si traduce in un costo maggiore. (ii) più architettura di dati per un test efficace dal punto di vista dei costi. Quindi, più volume di pattern richiederà più capacità di archiviazione. Un volume di pattern più grande richiede anche più tempo per l'operazione di scansione nel DUT. Il compilatore DFT di Synopsys viene utilizzato per generare il progetto di scansione verificato. Lo strumento ATPG genera vettori che possono rilevare il volume necessario per memorizzare più memoria, il che comporterà un costo maggiore. Lo strumento ATPG genera un rapporto statistico in seguito che ci dice informazioni sulla categoria di errore che dobbiamo interpretare per debuggare i problemi di copertura. Il miglioramento del tempo di test riordinando le celle di scansione è l'obiettivo principale. 56 pp. Italienisch.

Taschenbuch. Condition: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen. 56 pp. Deutsch.

Taschenbuch. Condition: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Como a tecnologia VLSI está encolhendo continuamente para nós de tecnologia inferior, precisamos de uma técnica eficiente para testes. Agora, confiabilidade e testabilidade são os dois parâmetros importantes no projeto VLSI de hoje. Reduzir o tempo de teste é o maior desafio no DFT (ou teste) baseado em varredura a seqüência que, quando aplicada a um circuito digital, permitirá ao equipamento de teste automático distinguir entre o comportamento correto do circuito e o comportamento defeituoso do circuito causado por defeitos. Agora, as máquinas ATE são máquinas muito caras, ou seja, (i) um maior número de padrões de teste levará mais tempo para ser executado e isso resulta em mais custos. (ii) mais arquitetura de dados para um teste econômico. Portanto, mais volume de padrões exigirá mais capacidade de armazenamento. Um maior volume de padrões requer mais tempo para a operação de digitalização no DUT também. O compilador DFT da Synopsys é usado para gerar o projeto de varredura verificada. A ferramenta ATPG gera vetores que podem detectar o volume necessário de mais memória para armazenar, o que resultará em mais custos. A ferramenta ATPG gera mais tarde um relatório estatístico que nos diz informações de categoria de falhas que temos de interpretar para depurar problemas de cobertura. Melhoria no tempo de teste, reordenando as células de varredura como é o foco principal. 56 pp. Portugiesisch.

Taschenbuch. Condition: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Comme la technologie VLSI se réduit continuellement à des nuds technologiques inférieurs, nous avons besoin de techniques de test efficaces. Aujourd'hui, la fiabilité et la testabilité sont deux paramètres importants dans la conception VLSI. La réduction du temps de test est un défi majeur pour le DFT (ou test) basé sur le balayage, la séquence qui, lorsqu'elle est appliquée à un circuit numérique, permet à l'équipement de test automatique de distinguer le comportement correct du circuit du comportement défectueux du circuit causé par des défauts. Aujourd'hui, les machines ATE sont des machines très coûteuses, c'est-à-dire que (i) plus le nombre de motifs de test est élevé, plus le temps d'exécution est long, ce qui entraîne une augmentation des coûts. (ii) plus d'architecture de données pour un test rentable. Ainsi, un plus grand volume de motifs nécessitera une plus grande capacité de stockage. Un volume de motifs plus important nécessite également plus de temps pour l'opération de balayage dans l'objet sous test. Le compilateur DFT de Synopsys est utilisé pour générer le modèle de balayage vérifié. L'outil ATPG génère des vecteurs qui peuvent détecter le volume nécessitant plus de mémoire pour le stocker, ce qui entraînera un coût plus élevé. L'outil ATPG génère ensuite un rapport statistique qui nous donne des informations sur les catégories de défauts que nous devons interpréter pour déboguer les problèmes de couverture. L'amélioration du temps de test en réorganisant les cellules de balayage est le principal objectif.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 60 pp. Französisch.

Taschenbuch. Condition: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Comme la technologie VLSI se réduit continuellement à des noeuds technologiques inférieurs, nous avons besoin de techniques de test efficaces. Aujourd'hui, la fiabilité et la testabilité sont deux paramètres importants dans la conception VLSI. La réduction du temps de test est un défi majeur pour le DFT (ou test) basé sur le balayage, la séquence qui, lorsqu'elle est appliquée à un circuit numérique, permet à l'équipement de test automatique de distinguer le comportement correct du circuit du comportement défectueux du circuit causé par des défauts. Aujourd'hui, les machines ATE sont des machines très coûteuses, c'est-à-dire que (i) plus le nombre de motifs de test est élevé, plus le temps d'exécution est long, ce qui entraîne une augmentation des coûts. (ii) plus d'architecture de données pour un test rentable. Ainsi, un plus grand volume de motifs nécessitera une plus grande capacité de stockage. Un volume de motifs plus important nécessite également plus de temps pour l'opération de balayage dans l'objet sous test. Le compilateur DFT de Synopsys est utilisé pour générer le modèle de balayage vérifié. L'outil ATPG génère des vecteurs qui peuvent détecter le volume nécessitant plus de mémoire pour le stocker, ce qui entraînera un coût plus élevé. L'outil ATPG génère ensuite un rapport statistique qui nous donne des informations sur les catégories de défauts que nous devons interpréter pour déboguer les problèmes de couverture. L'amélioration du temps de test en réorganisant les cellules de balayage est le principal objectif.

Kartoniert / Broschiert. Condition: New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Da die VLSI-Technologie staendig auf kleinere Technologieknoten schrumpft, benoetigen wir eine effiziente Testtechnik. Zuverlaessigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkuerzung der Testzeit ist eine grosse Herausf.

Taschenbuch. Condition: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Poiché la tecnologia VLSI si sta continuamente riducendo a nodi tecnologici più bassi, abbiamo bisogno di una tecnica efficiente per i test. Ora, l'affidabilità e la testabilità sono entrambi parametri importanti nella progettazione VLSI di oggi. Ridurre il tempo di test è la sfida principale in scan based DFT (o test) la sequenza che, quando applicata a un circuito digitale, permetterà alle apparecchiature di test automatico di distinguere tra il comportamento corretto del circuito e quello difettoso causato dai difetti. Ora, le macchine ATE sono macchine molto costose, cioè (i) un numero maggiore di modelli di test richiederà più tempo per essere eseguito e questo si traduce in un costo maggiore. (ii) più architettura di dati per un test efficace dal punto di vista dei costi. Quindi, più volume di pattern richiederà più capacità di archiviazione. Un volume di pattern più grande richiede anche più tempo per l'operazione di scansione nel DUT. Il compilatore DFT di Synopsys viene utilizzato per generare il progetto di scansione verificato. Lo strumento ATPG genera vettori che possono rilevare il volume necessario per memorizzare più memoria, il che comporterà un costo maggiore. Lo strumento ATPG genera un rapporto statistico in seguito che ci dice informazioni sulla categoria di errore che dobbiamo interpretare per debuggare i problemi di copertura. Il miglioramento del tempo di test riordinando le celle di scansione è l'obiettivo principale.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 56 pp. Italienisch.

Taschenbuch. Condition: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Como a tecnologia VLSI está encolhendo continuamente para nós de tecnologia inferior, precisamos de uma técnica eficiente para testes. Agora, confiabilidade e testabilidade são os dois parâmetros importantes no projeto VLSI de hoje. Reduzir o tempo de teste é o maior desafio no DFT (ou teste) baseado em varredura a seqüência que, quando aplicada a um circuito digital, permitirá ao equipamento de teste automático distinguir entre o comportamento correto do circuito e o comportamento defeituoso do circuito causado por defeitos. Agora, as máquinas ATE são máquinas muito caras, ou seja, (i) um maior número de padrões de teste levará mais tempo para ser executado e isso resulta em mais custos. (ii) mais arquitetura de dados para um teste econômico. Portanto, mais volume de padrões exigirá mais capacidade de armazenamento. Um maior volume de padrões requer mais tempo para a operação de digitalização no DUT também. O compilador DFT da Synopsys é usado para gerar o projeto de varredura verificada. A ferramenta ATPG gera vetores que podem detectar o volume necessário de mais memória para armazenar, o que resultará em mais custos. A ferramenta ATPG gera mais tarde um relatório estatístico que nos diz informações de categoria de falhas que temos de interpretar para depurar problemas de cobertura. Melhoria no tempo de teste, reordenando as células de varredura como é o foco principal.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 56 pp. Portugiesisch.

Taschenbuch. Condition: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 56 pp. Deutsch.

Taschenbuch. Condition: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen.

Taschenbuch. Condition: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Como a tecnologia VLSI está encolhendo continuamente para nós de tecnologia inferior, precisamos de uma técnica eficiente para testes. Agora, confiabilidade e testabilidade são os dois parâmetros importantes no projeto VLSI de hoje. Reduzir o tempo de teste é o maior desafio no DFT (ou teste) baseado em varredura a seqüência que, quando aplicada a um circuito digital, permitirá ao equipamento de teste automático distinguir entre o comportamento correto do circuito e o comportamento defeituoso do circuito causado por defeitos. Agora, as máquinas ATE são máquinas muito caras, ou seja, (i) um maior número de padrões de teste levará mais tempo para ser executado e isso resulta em mais custos. (ii) mais arquitetura de dados para um teste econômico. Portanto, mais volume de padrões exigirá mais capacidade de armazenamento. Um maior volume de padrões requer mais tempo para a operação de digitalização no DUT também. O compilador DFT da Synopsys é usado para gerar o projeto de varredura verificada. A ferramenta ATPG gera vetores que podem detectar o volume necessário de mais memória para armazenar, o que resultará em mais custos. A ferramenta ATPG gera mais tarde um relatório estatístico que nos diz informações de categoria de falhas que temos de interpretar para depurar problemas de cobertura. Melhoria no tempo de teste, reordenando as células de varredura como é o foco principal.

Taschenbuch. Condition: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Poiché la tecnologia VLSI si sta continuamente riducendo a nodi tecnologici più bassi, abbiamo bisogno di una tecnica efficiente per i test. Ora, l'affidabilità e la testabilità sono entrambi parametri importanti nella progettazione VLSI di oggi. Ridurre il tempo di test è la sfida principale in scan based DFT (o test) la sequenza che, quando applicata a un circuito digitale, permetterà alle apparecchiature di test automatico di distinguere tra il comportamento corretto del circuito e quello difettoso causato dai difetti. Ora, le macchine ATE sono macchine molto costose, cioè (i) un numero maggiore di modelli di test richiederà più tempo per essere eseguito e questo si traduce in un costo maggiore. (ii) più architettura di dati per un test efficace dal punto di vista dei costi. Quindi, più volume di pattern richiederà più capacità di archiviazione. Un volume di pattern più grande richiede anche più tempo per l'operazione di scansione nel DUT. Il compilatore DFT di Synopsys viene utilizzato per generare il progetto di scansione verificato. Lo strumento ATPG genera vettori che possono rilevare il volume necessario per memorizzare più memoria, il che comporterà un costo maggiore. Lo strumento ATPG genera un rapporto statistico in seguito che ci dice informazioni sulla categoria di errore che dobbiamo interpretare per debuggare i problemi di copertura. Il miglioramento del tempo di test riordinando le celle di scansione è l'obiettivo principale.